【Verilog基础】Verilog中不可综合语句及可综合模型原则
文章目录
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- 一、Verilog语句结构可综合性
- 二．例题
- 三．用verilog建立可综合模型的原则
Verilog硬件描述语言有很完整的语法结构和系统，类似高级语言，这些语法结构的应用给我们的设计描述带来很多方便。但是，我们知道，Verilog是描述硬件电路的，它是建立在硬件电路的基础上的，有些语法结构是不能与实际硬件电路对应起来的，也就是说我们在把一个语言描述的程序映射成实际硬件电路中的结构时是不能实现的。（不可综合）本文就Verilog中不可综合语句及可综合模型原则进行了总结。
一、Verilog语句结构可综合性
支持综合的语法结构：
- 常见：module、input/output/inout、posedge/negedge、always/assign、begin…end、if…else/case…default…endcase、wire/reg、integer、function、for、and/nand/or/nor/xor/xnor/not
- 不常见：tri、aupply0、supply1、buf、bufif0、bufif1、notif0、notif1、instantitation、operators、parameter
不支持综合的语法结构：
- 常见